Intel Core Duo

Producción:	2006 -
	Velocidad de CPU:	1.06 GHz a 2.33 GHz
	Velocidad de FSB:	533 MT/s a 667 MT/s
	Procesos: (Longitud de canal del MOSFET)	0.065 µm
	Conjunto de instrucciones:	x86
	Microarquitectura:	Intel P6
	Socket:	Socket M
	Nombre de core:	Yonah

Intel Core Duo es un microprocesador lanzado en enero del 2006 por Intel con dos núcleos de ejecución, optimizado para las aplicaciones de subprocesos múltiples y para multitarea.

Puede ejecutar varias aplicaciones exigentes simultáneamente, como juegos con gráficos potentes o programas que requieran muchos cálculos, al mismo tiempo que puede descargar música o analizar su PC con su antivirus en segundo plano, por ejemplo.
Cabe decir que un modelo anterior a Core 2 Duo y posterior a los Pentium D es el 'Dual Core Inside' que es un Core Duo pero le fue puesto ese nombre (Dual Core inside). Es un procesador con dos núcleos de ejecución, que al igual que los Pentium D se diferencia de los Core 2 Duo por que su caché es de sólo 1 mb con un bus frontal de 800 Mhz, mayor al Core Duo. Estos procesadores están orientados para su uso en equipos portátiles aunque de igual forma hay versiones para computadoras de escritorio.
Este microprocesador implementa 2Mb de caché compartida para ambos núcleos más un bus frontal de 667Mhz; además implementa un nuevo juego de instrucciones para multimedia (SSE3) y mejoras para las SSE y SSE2.
Sin embargo, el desempeño con enteros es ligeramente inferior debido a su caché con mayor latencia. También incluye soporte para la tecnología Bit NX.
Intel Core Duo es el primer microprocesador de Intel usado en las computadoras Apple Macintosh.
Existe también una versión con sólo un nucleo denominada Core Solo

Especificaciones técnicas
El Core Duo contiene 151 millones de transistores, incluyendo la memoria caché de 2Mb. El núcleo de ejecución del procesador contiene un pipeline de 12 etapas con velocidades previstas de ejecución entre 2.33 y 2.50 GHz. La comunicación entre la caché L2 y los dos núcleos de ejecución es controlada por un módulo de bus árbitro que elimina el tráfico de coherencia a través del bus frontal (FSB), con el costo de elevar la latencia de la comunicación de núcleo-a-L2 de 10 ciclos de reloj (en el Pentium M) a 14 ciclos de reloj. El incremento de la frecuencia de reloj contrapesa el impacto del incremento en la latencia.
Las nuevas características de administración de energía incluyen control mejorado de temperatura, así como escalado independiente de energía entre los 2 núcleos, lo que resulta en un manejo de energía mucho más eficiente que los diseños anteriores.
Los 2 núcleos se comunican con el procesador a través de un bus frontal (FSB) de 667MHz.